fpganedir.com'da ara

fpganedir mail

  ├çEV─░R─░C─░

Proje Tan─▒m─▒:

Bu projemizde ┬á input olarak ald─▒─č─▒m─▒z 8 bitlik de─čeri ters ├ževirece─čiz.

      input

    output

  10000000

  00000000

  11000010

  01000011

  01010111

  11101010

VHDL KOD

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity cevirici is
      Port ( input┬á┬á : in┬á ┬á┬áSTD_LOGIC_VECTOR (7 downto 0);
                output┬á : out┬á STD_LOGIC_VECTOR (7 downto 0));
end cevirici;

architecture Behavioral of cevirici is
begin
     U1: for I in 0 to 7 generate
     begin
          output(I)<=input(7-I);
     end generate;
end Behavioral;

Program─▒n ModelSim de sim├╝lasyonunu yapt─▒ktan sonra a┼ča─č─▒daki tabloyu elde ederiz.

 

Anasayfa | Fpga | VHDL | VHDL Sözlüğü | Embedded Sistem | Android | Sayısal Tasarım | Simulasyon | PCB | Örnekler | Forum | İletişim
Copyright © 2010-2013 FPGAnedir. All Rights Reserved.