fpganedir.com'da ara

fpganedir mail

  DECODER

Proje Tanımı:

Bu pojemizde bir adet Decoder dizayn edeceğiz.

                                1


2

VHDL KODU

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity DECODER is
       Port ( A1 : in  STD_LOGIC;
                 A2 : in  STD_LOGIC;
                 O1 : out  STD_LOGIC;
                 O2 : out  STD_LOGIC;
                 O3 : out  STD_LOGIC;
                 O4 : out  STD_LOGIC);
end DECODER;

architecture Behavioral of DECODER is
begin
     O1<= (NOT A1) AND (NOT A2);
     O2<= A1 AND (NOT A2);
     O3<=(NOT A1) AND A2;
     O4<=A1 AND A2;
end Behavioral;

 

 

Anasayfa | Fpga | VHDL | VHDL Sözlüğü | Embedded Sistem | Android | Sayısal Tasarım | Simulasyon | PCB | Örnekler | Forum | İletişim
Copyright © 2010-2013 FPGAnedir. All Rights Reserved.