fpganedir.com'da ara

fpganedir mail

 * Yükselen Kenar

  * Düşen Kenar

Proje Tanımı:

Bu projede input olarak verilen bir sinyalin yükselen ucunda (0'dan 1'e geçiş anında) 1  pulse üreteceğiz. Bu ise girdi olarak verilen bir sinyalin yükselen ucunu yakalamamızı sağlayacak.

Açıklama

Bu tasarımımızda 1 adet D flip-flop, 1 adet NOT  ve 1 adet and kapısı kullanacağız.

1
                                                                Edge detector blok diagram

2

VHDL KODU

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity edge_detector is
      Port ( clk        : in  STD_LOGIC;
                 sinyal   : in  STD_LOGIC;
                 output  : out  STD_LOGIC);
end edge_detector;

architecture Behavioral of edge_detector is
     signal sinyal_d:STD_LOGIC;
begin
    process(clk)
    begin
         if clk= '1' and clk'event then
             sinyal_d<=sinyal;
         end if;
     end process;
     output<= (not sinyal_d) and sinyal;
end Behavioral;

Programın ModelSim de simülasyonunu yaptıktan sonra aşağıdaki tabloyu elde ederiz.

1

 

 

 

 

Anasayfa | Fpga | VHDL | VHDL Sözlüğü | Embedded Sistem | Android | Sayısal Tasarım | Simulasyon | PCB | Örnekler | Forum | İletişim
Copyright © 2010-2013 FPGAnedir. All Rights Reserved.