fpganedir.com'da ara

fpganedir mail

  FLIP-FLOP#2

Proje Tanımı:

Bu pojemizde D Flip-Flop 'a enable, reset, set kontrolleri ekleyeceğiz.

                  
Tanımladığımız girdiler (clock dahil) kontrol girdileri olduğu için, bu kontrollere öncelik sırası tayin etmemiz gerecek. Aksi taktirde programda bir karmaşıklığa yol açılır.

Bu Projede kontrollerin öncelik sırası, reset,set,enable ve clock olacak.

VHDL KODU

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity D_FLIP_FLOP is
    Port ( D              : in  STD_LOGIC;
              CLK         : in  STD_LOGIC;
              RESET    : in  STD_LOGIC;
              SET         : in  STD_LOGIC;
              ENABLE : in  STD_LOGIC;
              Q             : out  STD_LOGIC   );
    end D_FLIP_FLOP;

architecture Behavioral of D_FLIP_FLOP is
begin
     process(CLK,RESET,SET,ENABLE)
     begin
         if RESET ='1' then
              Q<='0';
         elsif SET='1' then
              Q<='1';
         elsif ENABLE='1' then
               if CLK='1' and CLK'event then
                    Q<=D;   
               end if;
         end if;
     end process;
end Behavioral;

Anasayfa | Fpga | VHDL | VHDL Sözlüğü | Embedded Sistem | Android | Sayısal Tasarım | Simulasyon | PCB | Örnekler | Forum | İletişim
Copyright © 2010-2013 FPGAnedir. All Rights Reserved.