fpganedir.com'da ara

fpganedir mail

  FONKSİYON

Proje Tanımı:

Bu projemizde üç girişesahip olan bir and ve bir or gate dizayn edeceğiz. AND ve OR gate'leri  VHDL kodunda fonksiyon olarak tanımlayacağız.

VHDL KOD

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity OR_AND is
         port( in0           :  in std_logic;
                  in1           :  in std_logic;
                  in2           :  in std_logic;
                 out_and   : out std_logic;
                 out_or      : out std_logic);
end OR_AND;

architecture Behavioral of OR_AND is

    --FONKSİYON GÖVDESİ
    function AND_GATE(in0,in1,in2:std_logic) return std_logic is
          variable temp:std_logic;
    begin  
          temp:=in0 and in1 and in2;
          return  temp;                
    end AND_GATE;

    --FONKSİYON GÖVDESİ
    function OR_GATE(in0,in1,in2:std_logic) return std_logic is
    begin  
         return in0 OR in1 OR in2;                   
    end OR_GATE;

begin
     --Fonksiyonun program içerisinde çağrılması
      out_and<=AND_GATE(in0,in1,in2);
       out_or<=OR_GATE(in0,in1,in2);
end Behavioral;

   Programın ModelSim de simülasyonunu yaptıktan sonra aşağıdaki tabloyu elde ederiz.

Anasayfa | Fpga | VHDL | VHDL Sözlüğü | Embedded Sistem | Android | Sayısal Tasarım | Simulasyon | PCB | Örnekler | Forum | İletişim
Copyright © 2010-2013 FPGAnedir. All Rights Reserved.