fpganedir.com'da ara

fpganedir mail

  FULL ADDER

Proje Tanımı:

Bu pojemizde bir adet Full Adder dizayn edeceğiz. Full adder tasarımında Half-Adder modüllerini kullanacağız.

                              

VHDL KODU

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity full_adder is
      Port ( X          : in     STD_LOGIC;
                Y           : in     STD_LOGIC;
                Z           : in     STD_LOGIC;
               SUM      : out   STD_LOGIC;
               CARRY : out   STD_LOGIC);
end full_adder;

architecture Behavioral of full_adder is
      COMPONENT half_adder
             PORT( A : IN std_logic;
                          B : IN std_logic;
                          Sum : OUT std_logic;
                          Carry : OUT std_logic   );
      END COMPONENT;
      signal carry1,carry2,sum1:STD_LOGIC;
begin
      Half_Adder_1: half_adder PORT MAP( A => X, B => Y, Sum => sum1 ,Carry => carry1 );
      Half_Adder_2: half_adder PORT MAP(  A => sum1,  B => Z, Sum =>SUM , Carry =>carry2 );
      CARRY<=carry1 OR carry2;
end Behavioral;

   Programın ModelSim de simülasyonunu yaptıktan sonra aşağıdaki tabloyu elde ederiz.

 

Anasayfa | Fpga | VHDL | VHDL Sözlüğü | Embedded Sistem | Android | Sayısal Tasarım | Simulasyon | PCB | Örnekler | Forum | İletişim
Copyright © 2010-2013 FPGAnedir. All Rights Reserved.