fpganedir.com'da ara

fpganedir mail

  MULTIPLEXER

Proje Tanımı:

Bu projemizde 4 to 1 MUX (MULTIPLEXER) tasarlayacağız.

Açıklama

  MULTIPLEXER birden fazla giriş ile bir adet çıkış ve select girişlerinden oluşur. Select girişlerinin durumuna (kombinasyonuna) göre inputlardan  yanlız bir tanesi çıkışa bağlanır.

1

                                                                         4 to 1 MUX

2

VHDL KODU 1

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity MUX_4_TO_1 is
           Port ( INPUT       :   in  STD_LOGIC_VECTOR (3 downto 0);
                      SEL            :   in  STD_LOGIC_VECTOR (1 downto 0);
                      OUTPUT   :   out  STD_LOGIC);
end MUX_4_TO_1;

architecture Behavioral of MUX_4_TO_1 is
begin
    with  SEL select
              OUTPUT <= INPUT(0) when "00",
                                     INPUT(1) when "01",
                                     INPUT(2) when "10",
                                     INPUT(3) when "11",                    
                                    '0'     when others;
end Behavioral;

VHDL KODU 2

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.std_logic_signed.all;

entity MUX_4_TO_1 is
               Port ( INPUT     : in  STD_LOGIC_VECTOR (3 downto 0);
                          SEL         : in  STD_LOGIC_VECTOR (1 downto 0);
                          OUTPUT : out  STD_LOGIC);
end MUX_4_TO_1;

architecture Behavioral of MUX_4_TO_1 is
begin
     OUTPUT <= input(conv_integer(sel));
end Behavioral;

 

Anasayfa | Fpga | VHDL | VHDL Sözlüğü | Embedded Sistem | Android | Sayısal Tasarım | Simulasyon | PCB | Örnekler | Forum | İletişim
Copyright © 2010-2013 FPGAnedir. All Rights Reserved.