fpganedir.com'da ara

fpganedir mail

  RAM

Proje Tanımı:

Bu programımızda bir adet 256x8  RAM oluşturacağız.

VHDL KODU

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity RAM is
     Port ( Clk        : in        STD_LOGIC;          
                Data     : inout   STD_LOGIC_VECTOR (7 downto 0);
                Adress : in        STD_LOGIC_VECTOR  (7 downto 0);
                R_Wn   : in        STD_LOGIC);        
end RAM;

architecture Davranis of RAM is
      type RAM_D is array (2**8-1 downto 0)  of std_logic_vector(7 downto 0);
      signal RAM_U : RAM_D;
begin
      process(Clk,R_Wn)
      begin   
           if (falling_edge(Clk)) then --Clk düşün ucunda
                if R_Wn= '1' then--ram'den veri okuma
                        Data<= RAM_U(conv_integer( Adress));
                else --Ram'e veri yazma
                         RAM_U(conv_integer( Adress))<=Data;
                end if;                          
           end if;
      end process;
end Davranis;

 

Anasayfa | Fpga | VHDL | VHDL Sözlüğü | Embedded Sistem | Android | Sayısal Tasarım | Simulasyon | PCB | Örnekler | Forum | İletişim
Copyright © 2010-2013 FPGAnedir. All Rights Reserved.