fpganedir.com'da ara

fpganedir mail

  CLOCK GENERIC

Proje Tanımı:

Bu projemizde bir adet clock modülü tasarlayacağız. Modül generik yapıda olacak ve istenilen frekanstta (2'nin katları) clock üretebilecek.

1

VHDL KODU

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity CLOCK is
      generic (Ust_seviye : integer := 3  );          
      Port ( CLK    : in  STD_LOGIC;
                 CIKIS : out  STD_LOGIC);
end CLOCK;

architecture Behavioral of CLOCK is
       signal Counter,Counter_next: std_logic_vector(Ust_seviye-1 downto 0):= (others =>'0');
begin
       process(CLK)
       begin
             if CLK= '1' and CLK'event    then                                                              
                     Counter<=Counter_next;
             end if;           
       end process;
       Counter_next<= Counter +1;
       CIKIS<= Counter(Ust_seviye-1);
end Behavioral;

 

Anasayfa | Fpga | VHDL | VHDL Sözlüğü | Embedded Sistem | Android | Sayısal Tasarım | Simulasyon | PCB | Örnekler | Forum | İletişim
Copyright © 2010-2013 FPGAnedir. All Rights Reserved.