fpganedir.com'da ara

fpganedir mail

 SAYI KAYDIRMA

Proje Tanımı:

Bu projemizde, sıralı gelen bir veriyi kaydırma yöntemini kullanarak Kaydirma_deposu adı verdiğimiz bir belleğe aktaracağız. Bellekteki veriyi ise çıktı olarak dışarı vereceğiz.

Bu projemizde concatenate(&) VHDL  komudunu kullanacağız.

VHDL KODU

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity SAYI_KAYDIRMA is
          Generic( KAPASITE : integer := 8);
          Port  ( CLK         :  in  STD_LOGIC;
                      DATA      :  in  STD_LOGIC;
                     OUTPUT :  out  STD_LOGIC);
end SAYI_KAYDIRMA;

architecture Behavioral of SAYI_KAYDIRMA is
       signal Kaydirma_deposu: Std_Logic_Vector(KAPASITE-1 downto 0):=(others=>'0');
         --(others=>'0') bütün değerlere '0' degerini atar.
begin
       process(CLK)
       begin
            if rising_edge(CLK)   then
                   Kaydirma_deposu<= DATA & Kaydirma_deposu( (KAPASITE-1) downto 1);                     
            end if; 
       end process;
       OUTPUT<=Kaydirma_deposu(0 );
end Behavioral;

Programın ModelSim'de simülasyonunu yaptıktan sonra aşağıdaki tabloyu elde ederiz.

 

Anasayfa | Fpga | VHDL | VHDL Sözlüğü | Embedded Sistem | Android | Sayısal Tasarım | Simulasyon | PCB | Örnekler | Forum | İletişim
Copyright © 2010-2013 FPGAnedir. All Rights Reserved.