fpganedir.com'da ara

fpganedir mail

      * Proje 1

       * Proje 2    

Proje 1 Tanımı:

Bu projemizde bilgisyarımıza kaydedilimiş text dökümanın içeriğini okuyan bir program oluşturacağız.

Bilgisayarımızda bir text dosyası oluşturup, içerisine  bir metin yazalım. Ben "ILOVEFPGA" yazdım ve dosyanın dizinini , C:\fpga.txt olacak şekilde ayarladım.

VHDL KOD

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity read_file is
          Port ( clk : in  STD_LOGIC );
end read_file;

architecture Behavioral of read_file is
begin
     u1: process(clk)
            type char_file is file of character;
            file c_file_handle: char_file;  
            variable char_count: integer := 0;
            type str_type is array( 8 downto 0) of character;
            variable C: str_type;
     begin
            if clk='1' and clk'event  then
                  if char_count< 8 then
                         file_open(c_file_handle, "C:\fpga.txt", READ_MODE);
                         while not endfile(c_file_handle) loop
                              read (c_file_handle, C(char_count)) ;   
                              char_count := char_count + 1; 
                         end loop;
                         file_close(c_file_handle);
                                  end if;
                  end if;
            end process;
end Behavioral;

Programın ModelSim de simülasyonunu yaptıktan sonra aşağıdaki tabloyu elde ederiz.

1

 

 

 

Anasayfa | Fpga | VHDL | VHDL Sözlüğü | Embedded Sistem | Android | Sayısal Tasarım | Simulasyon | PCB | Örnekler | Forum | İletişim
Copyright © 2010-2013 FPGAnedir. All Rights Reserved.