fpganedir.com'da ara

fpganedir mail

CAPTURE Uygulamas覺nda Devre Elemanlar覺n覺 Yerletirme

Power sayfas覺n覺 a癟al覺m.Place > Part se癟elim.

Place Part penceresinde search k覺sm覺nda kullanaca覺m覺z FPGA in k羹t羹phanesini ekleyelim.

Schematic dosyan覺n Part A k覺sm覺 Power pinlerini i癟erir. Sematik File bu k覺sm覺 ekleyelim.

Yan men羹den place wire se癟ip , toprak (GND) pinlerini birletirelim.

Yan men羹den place ground se癟ip, 癟izimimize ekleyelim.

Ayn覺 ekilde 癟izime VCC ekleyelim.(Capsym)

Sayfay覺 kaydedip, konfig羹rasyon sayfas覺n覺 a癟al覺m ve FPGAin Part C k覺sm覺n覺 ekleyelim. Aa覺daki balant覺lar覺 yapal覺m. Bu k覺s覺mda ben FPGAin JTAG balant覺lar覺n覺 yapt覺m ayr覺ca clk i癟in bir balant覺 eki oluturdum. B繹ylelikle clk balant覺s覺n覺 I_O sayfam覺zda yapabileceiz.

(R= ANALOG k羹t羹phanesinde
Header =CONNECTOR k羹t羹phanesinde)

Sayfay覺 kaydedip kapatal覺m ve I_O sayfas覺n覺 a癟al覺m. FPAG in B part覺n覺 buraya ekleyelim. Bu k覺s覺mda 4 tane FPGA I/O pini ile VCC, GND ve clk balant覺lar覺n覺 yapaca覺m.

Yukar覺daki 癟izimlerde birleen g繹stergelerinin sonunda soru iareti olduunu farketmisinizdir. (U?B, J?,R?) Bu sorunu 癟繹zmek i癟in Project Manager penceresinde SCHEMATICi se癟ip, Tool>Annotate se癟elim.

A癟覺lan pencerede Update entire design se癟ip, OK basal覺m.

Art覺k program覺n soru iaretlerinin yerine say覺 att覺覺n覺 g繹rebiliriz.

Art覺k FPGA ile dier t羹m bileenlerin footprintlerini tan覺mlayabiliriz.

 

Anasayfa | Fpga | VHDL | VHDL Sözlüğü | Embedded Sistem | Android | Sayısal Tasarım | Simulasyon | PCB | Örnekler | Forum | İletişim
Copyright © 2010-2013 FPGAnedir. All Rights Reserved.