fpganedir.com'da ara

fpganedir mail

 * JK Flip-Flop  

  * Örnek  

JK Flip-Flop

JK flip-flop sayısal tasarım da en çok kullanılan flip-flop' lar arasında yer alır.

JK flip-flop’ta, J ve K girişlerin her ikisi “1” olduğunda çıkış bir önceki değerin tersini alır. Böylelikle Lachler'de bulunan kısıtlama da ortadan kaldırılmış olur. (R ve S=1 tanımsız)

Truth Table

VHDL Kod

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity jk_flip_flop is
    Port ( J         : in  STD_LOGIC;
              K         : in  STD_LOGIC;
              Clk      : in  STD_LOGIC;
              Q_out : out  STD_LOGIC);
   end jk_flip_flop;

architecture Behavioral of jk_flip_flop is
    signal Q:std_logic:=’0’;
begin
    process
          variable JK:std_logic_vector(1 downto 0);
    begin
          wait until (Clk'event and Clk='1');
          JK:= J&K;
          case JK is
                  when "01" => Q <= '0';
                  when "10" => Q <= '1';
                  when "11" => Q <= not Q;
                  when others =>  null;
          end case; 
    end process;
    Q_out<=Q;
end Behavioral;

Programın ModelSim'de simülasyonunu yaptıktan sonra aşağıdaki tabloyu elde ederiz.  

Anasayfa | Fpga | VHDL | VHDL Sözlüğü | Embedded Sistem | Android | Sayısal Tasarım | Simulasyon | PCB | Örnekler | Forum | İletişim
Copyright © 2010-2013 FPGAnedir. All Rights Reserved.