fpganedir.com'da ara

fpganedir mail

ARCHITECTURE

Bir design entity’nin işleyişi ve iç yapsını tanımlayan ve entiy ile ilişkili olan bölümdür. Burada design entity’nin davranışsal mı, yapısal mı, yoksa veri akışı modelinde mi olduğu tanımlanır.

architecture  architecture adı  of  entity adı  is
      declarative items (sinyal tanımlamaları , component tanımlamaları, etc.)
begin
     architecture gövdesi
end architecture adı  ;

Örnek (CLOCK)

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity CLOCK is
     generic (Ust_seviye : integer := 3  );          
      Port ( CLK   : in  STD_LOGIC;            -- clock girişi
                 CIKIS : out  STD_LOGIC);       -- clock çıkışı
end CLOCK;

--program kısmı
architecture Behavioral of CLOCK is
signal Counter,Counter_next: std_logic_vector(Ust_seviye-1 downto 0):= (others =>'0');
    begin
         process(CLK)
             begin
                  if CLK= '1' and CLK'event  then                        
                        Counter<=Counter_next;
                  end if;           
          end process;
          Counter_next<= Counter +1;
          CIKIS<= Counter(Ust_seviye-1);
   end Behavioral;

DETAYLI AÇIKLAMA

Bir entity ile ilişkilendirilmiş olan architecture,  o entity’nin giriş ve çıkış portlarının iç ilişkisini tanımlar. İki bölümden oluşur: Declaration ve Concurrent statements.
Declaration bölümünde

tanımlanabilir.
Concurrent bölümü giriş çıkış portlarının ilişkisini belirtir. Burada;

ifadeleri kullanılabilir.

Bir achitecture dört farklı tarzda yazılabilir:

ÖNEMLİ NOTLAR

 

Anasayfa | Fpga | VHDL | VHDL Sözlüğü | Embedded Sistem | Android | Sayısal Tasarım | Simulasyon | PCB | Örnekler | Forum | İletişim
Copyright © 2010-2013 FPGAnedir. All Rights Reserved.