fpganedir.com'da ara

fpganedir mail

DİZİLERDE BİRLEŞTİRME OPERATÖRÜ

Aynı tipte iki diziyi birleştirmek amacıyla birleşirme operatörü (&) kullanılır. Bir tek eleman dizilere eklenebileceği gibi, iki adet tek eleman da birbirlerine bağlanarak bir dizi oluşturabilirler. Birleştirme işlemi sonunda ortaya çıkacak olan değer, işleme alınma sırasına göre belirlenir. Yani operatör işaretinin sol tarafında bulunan değer, sonuçta ilk başta yeralır.

NOT: Sonuçta ortaya çıkacak olan dizinin eleman sayısı deklare edilirken, birleştirilecek olan elemanların boyutlarından fazla olmamasına dikkat edilmelidir.

ÖRNEK 1

A= 0;
B= 01;
C= 011;
D=1100;
A  & B = 0 01;
& C= 0 011;
& D=01 1100;
& B= 011 01;
&  B & C= 0 01 011;

ÖRNEK 2 (SAYI KAYDIRMA- SAĞA)

library IEEE;
use
IEEE.STD_LOGIC_1164.ALL;

entity SAYI_KAYDIRMA is
     Generic( KAPASITE : integer := 10);
      Port  ( CLK         :  in  STD_LOGIC;
                  DATA       :  in  STD_LOGIC;
                  OUTPUT :  out  STD_LOGIC);
end SAYI_KAYDIRMA;

architecture Behavioral of SAYI_KAYDIRMA is
signal Kaydirma_deposu: Std_Logic_Vector(KAPASITE-1 downto 0):=(others=>'0');
--(others=>'0') bütün değerlere '0' degerini atar.
     begin
         process(CLK)
             begin
                  if rising_edge(CLK) then -- Clock un yükselen değerlerinde
                      Kaydirma_deposu<= DATA & Kaydirma_deposu( (KAPASITE-1) downto 1);
                  end if;                     
             end process;
        OUTPUT<=Kaydirma_deposu(0 );
   end Behavioral;

Programın ModelSim de simülasyonunu yaptıktan sonra aşağıdaki tabloyu elde ederiz.

 

Anasayfa | Fpga | VHDL | VHDL Sözlüğü | Embedded Sistem | Android | Sayısal Tasarım | Simulasyon | PCB | Örnekler | Forum | İletişim
Copyright © 2010-2013 FPGAnedir. All Rights Reserved.