fpganedir.com'da ara

fpganedir mail

DELAY

Gecikme fonksiyonudur.

NOT:

sinyal ismi <=sinyal değeri after zaman;
wait;
wait on sinyal listesi;
wait until koşul;
wait for zaman;


ÖRNEK;

CLK<= NOT CLK after 20 ns;

wait until Q="010";
wait until falling_edge (clk);
wait on min-tick;

 

 

Anasayfa | Fpga | VHDL | VHDL Sözlüğü | Embedded Sistem | Android | Sayısal Tasarım | Simulasyon | PCB | Örnekler | Forum | İletişim
Copyright © 2010-2013 FPGAnedir. All Rights Reserved.