fpganedir.com'da ara

fpganedir mail

RESUME

Wait ifadesiyle askıya alınmış olan process’lerin, belirtilen şartlar sağlandığında geri çağrılma işlemidir. Eğer process ertelenmemişse, askıya alınan işlemin geri dönmesi hemen o simülasyon zamanı evresinde yapılır.

Geri çağrılan process, döngü içerisinde wait ifadesine gelene kadar işlemleri sırayla yapmaya devam eder. Wait’e gelince yeniden askıya alınır.

NOT:

ÖRNEK :

process (CLK, RST)
begin
      if RST='1' then
           Q <= '0';
    elsif (CLK'event) and (CLK='1')   then
          
Q <= D;
    end if;
end process;

Örnekte, D Flip-Flop’una ait process'in CLK ve RST isimli iki sinyale duyarlı olduğu görülüyor. Böylece bu iki sinyalden herhangi birisinin değişiminde process çağrılıyor.

Process’in çağrılmasıyla birlikte “if” ifadesi aktif olur ve sonra yeniden askıya alınır. Geri çağrılabilmesi için RST ya da CLK sinyallerinde yeni bir değişim olması gerekir.

 

 

Anasayfa | Fpga | VHDL | VHDL Sözlüğü | Embedded Sistem | Android | Sayısal Tasarım | Simulasyon | PCB | Örnekler | Forum | İletişim
Copyright © 2010-2013 FPGAnedir. All Rights Reserved.