fpganedir.com'da ara

fpganedir mail

SIGNAL DECLARATION (Sinyal Tanımlama)

Sinyaller, bir donanım tasarımı içindeki bloklar arasındaki bağlantılardır.

NOT:

ÖRNEK 1:

library IEEE;
use IEEE.Std_Logic_1164.all;
entity Transmit is
  port (Veri : Std_Logic_Vector(15 downto 8));
end entity Transmit;

architecture
ARC of  Transmit is
signal SC : Std_Logic;
signal Bayrak1, Bayrak2 : Bit -- Aynı tipte oldukları için birlikte tanımlanıyorlar.

ARC isimli architecture’da Veri, SC, Bayrak1 ve Bayrak2 sinyalleri kullanılıyor. Veri sinyalinin entity içinde port olarak tanımlanmış olduğunu görüyoruz.

ÖRNEK 2:

type Tip is ('X','0','1','Z');
signal S1 : Tip;           -- En solda bulunan ‘X’ değeri S1 ‘a atanır.
signal S2 : Tip := 'Z';  -- Değer atamak gereksiz. Üst satırdaki gibi yapılabilirdi.
signal S3 : Tip := '1';

DETAYLI AÇIKLAMA

Sinyaller sistem özelliklerini belirleyen eş zamanlı iletişim kanallarıdır. Bütün sinyal parametrelerine erişim signal attribute’ları yoluyla yapılır. Bir sinyalin geçmiş değerleri, şimdiki değeri ve gelecekteki değerleri olabilir.

Sinyaller; package, architecture ya da block içerisinde tanımlanabilirler.

Package içinde tanımlanan sinyaller, “use” ifadesi kullanılarak o paketi kullanan tüm tasarımlar için geçerli olurlar.
Block içinde tanımlanan sinyaller o blokla sınırlıdırlar.

Entity içinde tanımlanan portlar, o entity’ye ait tüm architecture’lar için birer sinyaldir.  (Örnek1)

Bir sinyal deklarasyonu bir ya da daha fazla tanımlayıcı alabilir. Bu durumda her tanımlayıcı ayrı bir sinyale işaret eder.

Bir sinyale ilk değer atanabilir. Bu durumda atanacak değerin sinyal tipiyle aynı olması gerekir. Eğer ilk değer atanmamışsa, tanımda en solda bulunan değer o sinyale atanır. (Örnek2)

 

 

Anasayfa | Fpga | VHDL | VHDL Sözlüğü | Embedded Sistem | Android | Sayısal Tasarım | Simulasyon | PCB | Örnekler | Forum | İletişim
Copyright © 2010-2013 FPGAnedir. All Rights Reserved.